Um passo a passo do core Mrav mostra como usar cocotb e scripts Python para controlar uma simulação RTL e modelar RAM em Python, sem testbench em Verilog.
O material apresenta testes de um core de CPU personalizado, o Mrav, usando cocotb e scripts em Python para controlar a simulação RTL. Também descreve uma classe Python para modelar a RAM.
Para experimentar uma abordagem semelhante, identifique primeiro os sinais e operações que o core precisa exercitar. Organize os casos de teste em Python e use o cocotb para conduzir a simulação e verificar os resultados esperados.
Modele a RAM em uma classe Python, conforme a abordagem descrita, e conecte esse modelo ao fluxo de simulação. Compare os valores observados com os esperados e acrescente casos para as operações relevantes ao seu projeto.
O relato destaca que isso permite testar a CPU sem escrever testbenches em Verilog nem um controlador de RAM. Não especifica comandos ou resultados de desempenho; adapte o fluxo ao seu ambiente RTL. Se usar IA para estudar ou aplicar o material, não envie código confidencial, credenciais ou dados pessoais sem autorização.